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Bewertung und Verwendung verzögerungsfreier Taktpuffer zum Schutz des Timings in synchronen digitalen Systemen

Von Art Pini

Zur Verfügung gestellt von Nordamerikanische Fachredakteure von Digi-Key

Mit der zunehmenden Leistungsfähigkeit digitaler Systeme müssen die Entwickler beim Design der Schaltkreise zur Takterzeugung und -verteilung immer sorgfältiger vorgehen, um beim Timing der Taktverteilung Abweichungen und Unsicherheiten zu vermeiden. Derartige Probleme können die Systemleistung beeinträchtigen, Timing-Spannen verkleinern oder Funktionsstörungen verursachen. Um Probleme im Zusammenhang mit Timing-Versatz zu vermeiden, können Entwickler auf verzögerungsfreie Taktpuffer zurückgreifen.

Typische synchrone Digitalsysteme verwenden eine gemeinsame Taktquelle, um die korrekte Abfolge von Operationen zu gewährleisten. Dieser Takt muss an alle aufeinander folgenden Elemente verteilt werden, damit das System weiterhin mit der gewünschten Taktrate betrieben werden kann. Hierbei kommen häufig geschlossene Regelkreise zum Einsatz, um Timing-Versatz zu verringern. Verzögerungsfreie Taktpuffer verwenden Phasenregelkreise (PLLs, Phase-Locked Loops), um zu gewährleisten, dass die gepufferten Taktausgänge am Referenztakteingang ausgerichtet sind, wodurch ein annähernd perfektes Timing bei der Taktverteilung gegeben ist.

Dieser Artikel beschreibt verzögerungsfreie Taktpuffer, erläutert ihre Funktionsweise anhand von Beispiellösungen von Cypress Semiconductor, Integrated Device Technology Inc. (IDT) und ON Semiconductor und geht detailliert darauf ein, wie Taktversatz kontrolliert werden kann. Des Weiteren untersucht er Testmethoden, mit denen die Stabilität dieser Komponenten sichergestellt werden kann.

Taktversatz

In synchronen digitalen Systemen kann es vorkommen, dass die Takte in verschiedenen Teilen des Schaltkreises zu unterschiedlichen Zeiten ankommen, wodurch ein Taktversatz verursacht wird. Taktversatz kann die Timing-Spannen verkleinern und Systemausfälle verursachen (Abbildung 1).

Schaltbild: Taktversatz kann den Betrieb eines Pipeline-Registers beeinträchtigenAbbildung 1: Diese Abbildung zeigt ein einfaches Beispiel dafür, wie ein Taktversatz den Betrieb eines Pipeline-Registers beeinträchtigen kann. Ein versetzter Takt kann gegen die Vorgaben verstoßen und/oder Anforderungen mit sich bringen, die zu einem unbestimmten Ausgangszustand führen. (Bildquelle: IDT)

Betrachten wir als Beispiel ein einfaches synchrones System bestehend aus zwei Registern. Daten werden durch die Register „geschoben“, sodass der Ausgang von Register X, also QX, der Eingang für Register Y ist. Die Takte CLK1 und CLK2 werden über unabhängige Puffer an die Register gesendet. Wenn zwischen den Takten wie in Schaubild (a) gezeigt kein Versatz auftritt, wird der Datenzustand N, der die Anforderungen an den Registeraufbau (tSUx) und die Haltezeit (tHx) erfüllt, in den Ausgang von Register X eingetaktet, und zwar bei der ersten Taktflanke nach der Laufzeitverzögerung des Registers. Dieselbe Taktflanke an CLK2 bewirkt, dass der vorherige Zustand von QX, also N-1, vom Register gelesen wird und nach der Laufzeitverzögerung des Registers am Ausgang QY erscheint.

Falls es zwischen CLK1 und CLK2 zu einem Laufzeitversatz kommt, siehe hierzu Schaubild (b), wird der Zustand von QX eventuell gerade übertragen, wenn CLK2 eintritt. Der Eingang für Register Y erfüllt unter Umständen nicht die Anforderungen an den Registeraufbau und die Haltezeit und der Ausgang kann unbestimmt sein, wodurch es zu einem Fehler kommt.

Um einen minimalen Taktversatz zu gewährleisten, stimmen Entwickler die Längen der Leiterplattenbahnen aufeinander ab, wählen Puffer und weitere Taktkomponenten mit vergleichbaren Laufzeitverzögerungen und verteilen die Last auf die verschiedenen Taktquellen. Obwohl diese Verfahrensweisen helfen, ist in der Regel die Verwendung von verzögerungsfreien Taktpuffern erforderlich, um den Taktversatz gut in den Griff zu bekommen.

Kontrolle des Taktversatzes

Taktversatz kann viele mögliche Ursachen haben. Die offensichtlichste ist, wenn Taktsignale über Leiterplattenbahnen verschiedener Länge geleitet werden. Weitere Ursachen für Versatz sind Takte, die verschiedene aktive Komponenten mit unterschiedlichen Laufzeitverzögerungen durchlaufen, Taktpuffer mit ungleichen Lasten oder Temperaturunterschiede in Puffern. Obwohl manche dieser Effekte kontrolliert werden können, greifen die Entwickler häufig auf aktive Komponenten zurück, um Takte erneut mit einem Referenztakt zu synchronisieren, der PLLs verwendet.

PLL-Schaltkreise werden zur Frequenz- und Phasenregelung verwendet. Sie können als Frequenzvervielfacher, Demodulatoren, Tracking-Generatoren oder Schaltkreise zur Taktwiederherstellung konfiguriert werden. Jede dieser Anwendungen verlangt andere Merkmale, wobei sie jedoch alle dasselbe grundlegende Schaltkreiskonzept verwenden, das in Abbildung 2 zu sehen ist.

Blockdiagramm eines als Frequenzvervielfachers konfigurierten PLLAbbildung 2: Blockdiagramm eines als Frequenzvervielfachers konfigurierten PLL. Es handelt sich dabei im Wesentlichen um einen Regelkreis, der die Phase eines spannungsgesteuerten Oszillators (VCO, Voltage Controlled Oscillator) regelt. (Bildquelle: Digi-Key Electronics)

Abbildung 2 zeigt das Blockdiagramm eines einfachen PLL, der als Frequenzvervielfacher konfiguriert ist. Der Betrieb dieses Schaltkreises ist typisch für alle PLLs. Es handelt sich dabei im Wesentlichen um einen Regelkreis, der die Phase eines VCO regelt. Das Eingangssignal wird an einen Eingang eines Phasendetektors angelegt. Der andere Eingang ist ein Rückkopplungssignal vom Ausgang eines DIV-N-Zählers. Normalerweise sind die Frequenzen beider Signale annähernd identisch.

Der Ausgang des Phasendetektors ist eine Spannung, die proportional zur Phasendifferenz zwischen den zwei Eingängen ist. Dieses Signal wird an den Schleifenfilter angelegt. Der Schleifenfilter legt die dynamischen Merkmale des PLL fest. Das gefilterte Signal regelt den VCO. Beachten Sie, dass das Ausgangssignal des VCO eine Frequenz hat, die den N-fachen Wert des Eingangssignals am Frequenzreferenzeingang (FIN) hat. Dieses Ausgangssignal wird über den DIV-N-Zähler zurück an den Phasendetektor gesendet.

Normalerweise ist der Schleifenfilter so konzipiert, dass er den Merkmalen entspricht, die zur Anwendung des PLL erforderlich sind. Falls der PLL ein Signal erfassen und verfolgen soll, wird die Bandbreite des Schleifenfilters größer sein als für eine feste Eingangsfrequenz. Der Frequenzbereich, für den der PLL geeignet ist und den er überwacht, wird als Erfassungsbereich bezeichnet. Sobald der PLL eingerastet ist und ein Signal verfolgt, wird der Frequenzbereich, den der PLL verfolgt, als Haltebereich bezeichnet. Im Allgemeinen ist der Haltebereich größer als der Erfassungsbereich. Der PLL-Schleifenfilter legt außerdem fest, wie schnell sich die Signalfrequenz ändern kann, sodass der PLL weiterhin eingerastet bleibt. Hierbei handelt es sich um die maximale Flankensteilheit. Je enger die Bandbreite ist, desto geringer ist der mögliche Phasenfehler. Das geht zu Lasten einer langsameren Reaktion und eines kleineren Erfassungsbereichs. In Taktanwendungen eingesetzte PLLs werden primär mit festen Frequenzen betrieben.

Verzögerungsfreie Taktpuffer

Ein verzögerungsfreier Puffer ist eine Komponente zur Pufferung eines Taktsignals, mit der aus einem einzelnen Referenztakteingang mehrere Taktausgänge erzeugt werden können. Diese gepufferten Taktausgänge haben nur eine geringe bzw. gar keine Verzögerung bezüglich des Referenztakteingangs und einen geringen Versatz zwischen den Ausgängen. Abbildung 3 zeigt das vereinfachte Blockdiagramm eines verzögerungsfreien Puffers CY2308SXC-3T von Cypress Semiconductor.

Schaubild: verzögerungsfreier Puffer CY2308SXC-3T mit acht Ausgängen von Cypress SemiconductorAbbildung 3: Der verzögerungsfreie Puffer CY2308SXC-3T mit acht Ausgängen verwendet einen PLL, um alle Ausgänge auf einen Laufzeitversatz von nahezu null zu synchronisieren. (Bildquelle: Cypress Semiconductor)

Ein verzögerungsfreier Puffer verfügt über einen integrierten PLL, der einen Referenzeingang (REF) und einen Rückführungseingang (FBK) als Eingänge für seinen Phasendetektor akzeptiert. Der Rückführungseingang wird von einem der vom Benutzer ausgewählten Ausgänge angesteuert. Der integrierte Phasendetektor des PLL passt die Ausgangsphase des VCO dahingehend an, dass seine zwei Eingänge keine Phasen- oder Frequenzdifferenz aufweisen. Einer der gepufferten Taktausgänge und seine Last werden als Rückführungssignal zum PLL über den Phasendetektor ausgewählt. Unabhängig von den Laständerungen an diesem Ausgang wird der PLL diese Änderungen der Ausgangslast dynamisch kompensieren. Daraus resultiert eine Verzögerung von null vom Eingang zum Ausgang des Rückführungssignals, und zwar unabhängig von der Ausgangslast.

Die CY2308-Familie verfügt über zwei Bänke mit vier Ausgängen, die über einen Frequenzbereich von 10 bis 133 Megahertz (MHz) betrieben werden. Der Laufzeitversatz zwischen Eingang und Ausgang beträgt weniger als 250 Pikosekunden (ps) und der Taktversatz zwischen den Ausgängen weniger als 200 ps. Der Laufzeitversatz zwischen Eingang und Ausgang kann angepasst werden, indem die Lastkapazität am Ausgang für den Rückführungseingang verändert wird.

Die Produktfamilie bietet mehrere Konfigurationen von DIV-2-Teilern. Bei der ausgewählten Komponente handelt es sich um die „-3“-Variante mit zwei solchen Teilern, wie im Blockdiagramm zu sehen ist. Durch diese Konfiguration erhält der Benutzer Ausgänge mit der doppelten oder vierfachen Frequenz der Eingangsfrequenz des Referenztakts.

Der gängigste verzögerungsfreie Puffer ist mit fünf Ausgängen konfiguriert und von verschiedenen Herstellern erhältlich. Bei den Puffern CY2305SXI-1HT von Cypress Semiconductor, 2305-1DCGI8 von IDT und NB2305AI1HDR2G von ON Semiconductor handelt es sich um sehr ähnliche Komponenten. Sie alle verfügen über fünf gepufferte Taktausgänge, einen CLKOUT-Port sowie eine Bank mit vier Taktausgängen. Anders als beim CY2308 liegt der PLL-Rückkopplungspunkt fest am CLKOUT-Signal.

Dynamik verzögerungsfreier Puffer

Bei den PLLs in verzögerungsfreien Puffern handelt es sich im Wesentlichen um Regelkreise. Die Dynamik wird über den PLL-Schleifenfilter gesteuert. Wie bei jedem Steuersystem ist es wichtig, die Dynamik der Rückkopplungsschleife bei einem transienten Eingang zu bewerten. Eine Möglichkeit, dies zu tun, ist das Anlegen eines Eingangssignals mit einer sprunghaften Änderung, um die Sprungantwort zu bewerten (Abbildung 4).

Diagramm: Sprungantwort des verzögerungsfreien Puffers CY2305Abbildung 4: Diese Abbildung zeigt die Bewertung der Sprungantwort des verzögerungsfreien Puffers CY2305 für einen Phasensprung von 1 Rad bei 66,67 MHz. Das Raster oben links ist das Eingangssignal und das Raster oben rechts der Ausgang. (Bildquelle: Digi-Key Electronics)

Das Eingangssignal ist eine Sinuskurve mit 66,67 MHz und einem Phasensprung von 1 Rad in der Mitte des erfassten Signalfensters. Diese Wellenform wurde mit einem arbiträren Wellenform-Generator (AWG, Arbitrary Waveform Generator) erzeugt. Eingangs- und Ausgangssignal des verzögerungsfreien Puffers CY2305 wurden mit einem Oszilloskop mit einer Zeitbasiseinstellung von 10 Mikrosekunden (µs) pro Teilung erfasst.

Das Raster oben links in Abbildung 4 ist das Eingangssignal und das Raster oben rechts der Ausgang. Der Zeitintervallfehler (TIE, Time Inverval Error) ist der Zeitunterschied der gemessenen Taktflanke zu ihrer idealen Position. Dieser Fehler wird für jede Wellenform gemessen. Im Wesentlichen handelt es sich um die momentane Phase des Signals bezogen auf eine feste Taktrate, in diesem Fall 66,67 MHz. Der Wert von TIE für jeden Taktzyklus sowohl des Eingangs als auch des Ausgangs wird als TIE-Trend-Wellenform dargestellt. Der Trend für den Eingang ist das zweite Raster von oben auf der linken Seite. Hier ist der Phasensprung mit einer Amplitude von 2,4 Nanosekunden (ns) sichtbar. Dieser Wert steht für eine Phasenverschiebung von einem Rad für die Taktfrequenz von 66,67 MHz.

Der zweite Verlauf von oben auf der rechten Seite ist der TIE-Trend des Ausgangs. Der Trend des Ausgangs zeigt ein leichtes Überschwingen und schwingt auf einen neuen Durchschnittswert ein, um der Eingangsänderung zu entsprechen. Der dritte Verlauf von oben zeigt einen horizontal erweiterten und vergrößerten Verlauf des Eingangs (links) und des Ausgangs (rechts). Die Details des Eingangssprungs zeigen einen sauberen Übergang.

Die Vergrößerung des Ausgangs zeigt ein leichtes Überschwingen und das anschließende rasche Einschwingen auf den neuen Durchschnittswert in etwa einem Zyklus mit einer Dauer von etwa 500 ns. Hierbei handelt es sich um eine durchaus tolerierbare Sprungantwort für einen derart großen Phasensprung. Sie schwingt schnell ein und es gibt keinerlei Anzeichen für ein instabiles Schwingungsverhalten.

Die zwei unteren Verläufe zeigen horizontal erweiterte Ansichten des Eingangs (links) und des Ausgangs (rechts). Der große Phasensprung im Eingang ist deutlich zu sehen, wohingegen die langsame Ausgangsantwort für diese Zeitskala weniger deutlich zu erkennen ist.

Fazit

Die Entwickler leistungsstarker digitaler Systeme müssen beim Design der Schaltkreise zur Takterzeugung und -verteilung auch weiterhin sorgfältig vorgehen, um beim Timing der Taktverteilung Abweichungen und Unsicherheiten zu vermeiden. Derartige Probleme können die Systemleistung beeinträchtigen, Timing-Spannen verkleinern oder Funktionsstörungen verursachen.

Verzögerungsfreie Puffer stellen, wie oben beschrieben, ein gutes Hilfsmittel zur aktiven Kontrolle bei mehreren Taktsignalen und zur Aufrechterhaltung der Synchronisierung mit einem Master-Taktsignal dar. Sie bieten selbst bei signifikanten Laständerungen am Messausgang eine ausgezeichnete Verfolgung. Es wurde jedoch auch gezeigt, dass die Entwickler die Dynamik der Rückkopplungsschleife eines verzögerungsfreien Puffers sorgfältig bewerten müssen, um die Einhaltung der Anwendungsanforderungen zu gewährleisten.

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Über den Autor

Art Pini

Arthur (Art) Pini ist ein aktiver Autor bei Digi-Key Electronics. Seine Abschlüsse umfassen einen Bachelor of Electrical Engineering vom City College of New York und einen Master of Electrical Engineering von der City University of New York. Er verfügt über mehr als 50 Jahre Erfahrung in der Elektronikbranche und war in leitenden Positionen in den Bereichen Technik und Marketing bei Teledyne LeCroy, Summation, Wavetek und Nicolet Scientific tätig. Er hat Interesse an der Messtechnik und umfangreiche Erfahrung mit Oszilloskopen, Spektrumanalysatoren, Generatoren für beliebige Wellenformen, Digitalisierern und Leistungsmessern.

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